时间的重要性不言而喻。添加时间的维度就像在X-Y平面上添加Z轴，就像打开一个新世界一样。
因此，今天我们将讨论顺序电路。在顺序电路中，电路在任何时候的稳态输出不仅取决于电流输入，还取决于前一时刻由输入形成的状态。
有点令人费解吗？这样，下次与伴侣争吵时，当她证明所有旧账并一起计算时，就不要急于反驳，并迅速利用机会回顾一下顺序电路的概念。也许您只是在思考的时候就笑了。
简而言之...时序电路具有存储功能，因此可以设计为用于存储信息的存储电路。常用的存储电路有两种类型：一种使用电平触发，我们称为闩锁（Latch）；另一种使用电平触发。
另一种是由边沿信号触发的，即触发器（Flip-flop）。中文翻译常常让人感到不清楚和严厉。
实际上，扳机的工作原理并不复杂。首先，让我们看一下图1。
图1D触发器框图和内部栅极电路结构图1显示了D类触发器的框图和内部栅极电路结构。框图输入端的三角形代表时钟信号的边沿触发模式。
学生可以通过门电路结构学习D型触发器的工作原理。在这里，我们直接给出其状态特征表：CLKDQQ＆＃39; XXXQX000↑011↑100↑111其中，向上的箭头表示时钟信号从低到高上升。
通常，触发器是有效的；相反，从高电平到低电平的边沿触发模式由向下箭头指示。现在我们给出D触发器的Verilog代码：moduledff2（inputclk，d，outputregq，outputwireqbar）; assignqbar =〜q;始终@（posedgeclk）//仅clk触发器q的上升沿。
通常，输入变量clk将直接分配给小脚的板载时钟信号。但是，小脚的固定时钟信号频率为12 MHz，比人眼可以分辨的频率快近数十万倍，因此我们根本无法观察到任何变化。
在我们了解时钟分频之前，观察此实验的最佳方法是使用手动时钟信号。因此，我们将变量分配给小脚的以下引脚：可变小脚组件FPGA引脚clkSW1J12dSW4H13qL1N15qbarL2N14。
理论上，将上述程序和引脚分配导入小脚后，即可观察q并通过调节开关SW1和SW4来观察。 qbar的状态（L1和L2）。
我知道很多人的手都没有脚，他们也不会花时间去www.stepfpga.com买东西，所以我只想问一个问题让大家考虑一下（我只知道微信已经关闭了公用帐户消息功能）：如果您说，该程序的模拟结果正确，但是在导入小脚后它无法正常工作。您认为是什么原因？。
